FPGA 专业工具专区

可综合 RTL 生成器 + 带注解教学模板库 + 可视化状态机编辑器

三段式 Verilog 编码，支持 Moore/Mealy 型状态机，binary/one-hot 编码可选，生成可直接综合的 RTL 代码。

I2C/SPI/UART 协议模板 + Moore/Mealy 教学示例，取自 GitHub 开源项目，含中文注解与完整开源标注。

基于 ReactFlow 的拖拽式状态机编辑器，实时校验、.fsm.json 序列化、一键载入模板。

模板库预览

可综合状态机模板，含开源标注与中文注解

基于 alexforencich/verilog-i2c 的简化 I2C 主机 FSM，支持 START/STOP/ACK 完整协议流程。

基于 janschiefer/verilog_spi 的简化 SPI 主机 FSM，支持 CPOL/CPHA 四种模式。

基于 VLSI-Shubh/UART 的 UART 收发器，含 16x 过采样 TX/RX 和波特率发生器。

经典 Moore 型状态机教学示例：检测输入序列 "1011"，输出仅取决于当前状态。

经典 Mealy 型的状态机教学示例：可逆计数器控制，输出取决于状态和输入。

领域专家背书的可综合 RTL 生成器 + 带注解、可一键抄写的开源模板库 = 您的 FPGA 开发加速站