工具列表
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状态机编辑器
可视化 Moore 状态机编辑 + .fsm.json 序列化
时序图绘制器
基于 WaveDrom 语法的在线数字时序图工具，支持 SPI/I2C/UART 模板，实时 SVG 渲染与导出
FIFO 深度计算器
异步/同步 FIFO 最小深度估算，支持突发/连续写入模式与安全系数
CDC 同步器选型器
根据跨时钟域场景推荐正确的同步器结构，含电路草图与开源参考
SDC 约束生成器
由时钟/接口规格生成标准 SDC 时序约束文件，支持语法校验
建立/保持检查器
对一条时序路径计算建立/保持余量，标出违例
时序预算分解器
分解各段延迟的时序预算占比，计算 Fmax 与 slack
流水线计算器
由流水线级数/时钟/启动间隔计算吞吐率与延迟
AI-Verilog 提示词工作台
聚合开源母本最佳实践，生成结构化 Verilog 提示词
Verilog 代码模板库
可综合 RTL 直接复用，取自 GitHub 开源项目的已验证代码模板
时钟分频器计算器
整数/非整数时钟分频计算 + 可综合 Verilog 生成
IEEE 754 浮点转换器
十进制与 IEEE 754 浮点位布局互转（半/单/双精度）
定点 Q 格式转换器
十进制与 Qm.n 定点数互转，表示范围/分辨率/量化误差
PLL/MMCM 时钟频率规划器
输入参考时钟与目标频率，反推 MMCM/PLL 倍频分频参数（M/D/O），校验 VCO 范围，生成 Clocking Wizard 配置与 SDC 约束文本
Verilog 编码风格检查器
粘贴 Verilog 代码，逐条规则检查编码风格合规性，违规行高亮 + 修改建议 + 通过率评分
CORDIC 计算器
CORDIC 迭代算法——旋转模式计算 sin/cos、向量模式计算 atan/模长，逐步收敛可视化 + Verilog 生成
AXI-Stream 握手可视化
AXI-Stream valid/ready 握手机制教学——5 种经典场景交互式时序可视化、吞吐分析、可综合握手 RTL
AI-Verilog 协作教练
场景化提示词模板 → 验收自检清单 → AI 幻觉/坑警示，三步向导教你用 AI 更好地产出 Verilog
视频链路带宽计算器
视频链路带宽正/反向计算：分辨率×帧率×位深→带宽 Gbps，或给定带宽反推可达帧率
LVDS/SerDes 通道吞吐计算器
LVDS/SerDes 多通道净吞吐与编码开销计算，支持反向通道数推算与视频覆盖检测
MIPI D-PHY/CSI-2 吞吐计算器
MIPI D-PHY/CSI-2 载荷吞吐、可达帧率与 lane 需求计算，支持 RAW8/10/12/16