FPGA ToolsTool Introduction
AI-Verilog 提示词工作台帮助工程师快速生成结构化、可综合的 Verilog 提示词：选场景模板 → 填规格 → 一键复制给任意 AI 编码助手。聚合 RTL-Coder、Gateflow-Plugin 等 GitHub 开源母本的最佳实践与反模式，让 AI 输出更高质量的 Verilog 代码。
Key Formula / Principle
结构化提示词 = 角色设定 + 端口表格 + 行为描述 + 可综合约束 + 自检要求 评分 = 100 - 缺失项扣分（时钟/复位/testbench/非可综合构造）
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